CPU를 화나게 하는 데이터 접근 패턴의 비밀

본문에서는 순차 접근(Sequential Access)보다 무작위 접근(Random Access)이 CPU 성능을 크게 저하시킨다고 설명합니다. 특히 캐시 라인(Cache Line) 단위로 데이터를 읽어올 때, 각 접근마다 새로운 캐시 라인을 사용하게 하여 캐시 재사용성을 극도로 낮추는 패턴을 제시합니다. 이는 하드웨어 프리페처(Hardware Prefetcher)의 예측을 방해하고 캐시 미스(Cache Miss)를 증가시켜 성능 저하를 유발합니다.

더 나아가, 4KB 페이지(Page) 경계를 넘나드는 접근 패턴은 가상-물리 주소 변환(Virtual-to-Physical Address Translation) 과정에서 추가적인 오버헤드를 발생시킵니다. 또한, L1d 캐시의 연관성(Associativity)을 고려하여 특정 캐시 세트(Cache Set)에 집중적으로 접근하게 함으로써 캐시 충돌(Cache Conflict)을 유발합니다. 이는 유효 캐시 용량(Effective Cache Capacity)을 크게 감소시키는 효과를 가져옵니다.

최종적으로 DRAM 컨트롤러(DRAM Controller)의 동작을 방해하기 위해 동일 뱅크(Bank) 내에서 다른 로우(Row)를 반복적으로 접근하는 패턴을 탐구합니다. 이는 로우 버퍼 충돌(Row-Buffer Conflict)을 강제하여 프리차지(Precharge) 및 활성화(Activation) 연산을 빈번하게 발생시킵니다. 비록 플랫폼 종속적인 문제로 완벽한 제어는 어렵지만, 이러한 접근은 DRAM의 병렬 처리 능력(Parallel Processing Capability)을 저해하여 성능을 더욱 악화시킵니다.

실험 결과, 최적화된 접근 패턴은 순차 접근 대비 약 10배 이상 느린 성능을 보였으며, 이는 무작위 접근 패턴보다도 약 30% 더 느린 수치입니다. 본 포스트는 CPU 캐시, 메모리 계층, DRAM 컨트롤러의 동작 방식을 이해하는 것이 성능 최적화(Performance Optimization)에 얼마나 중요한지를 보여주는 사례로, 개발자들에게 메모리 접근 패턴의 중요성을 강조합니다.